来自日本东京科学研究所 （ Tokyo） 的一组研究人员构思了一种名为 的创新 2.5D/3D 芯片集成方法。
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传统的系统级封装 （SiP） 方法，即使用焊料凸块将半导体芯片排列在二维平面 （2D） 中，具有与尺寸相关的限制，因此需要开发新型芯片集成技术。对于高性能计算，研究人员通过采用 3D 堆栈计算架构开发了一种新颖的电源技术，该架构由直接放置在动态随机存取存储器堆栈上方的处理单元组成，标志着 3D 芯片封装的重大进步。
为了实现 ，研究人员开发了涉及精确和高速粘合技术和粘合剂技术的关键技术。这些新技术可以帮助满足高性能计算应用程序的需求，这些应用程序需要高内存带宽和低功耗，同时降低电源噪声。
该研究团队由 Norio Chujo 教授和 Ohba 教授以及来自日本东京科学研究所 （ Tokyo） 综合研究所 WOW 联盟异构和功能集成部门的其他科学家组成，最初开发了一种面朝下的晶圆上芯片 （COW） 工艺，以规避使用焊接互连的限制。利用喷墨技术和选择性胶粘剂涂层方法，他们成功地将不同尺寸的芯片顺序粘合到 300 mm 的华夫格晶圆上，该晶圆的芯片间距为 10 μm，最小安装加载时间不到 10 毫秒。在解释精确的 COW 工艺时，Chujo 评论道：“在华夫饼晶圆上制造了 多个不同尺寸的芯片，实现了更高的键合速度，而没有任何芯片脱落故障。
为了实现这种精确和高速的 COW 工艺，研究人员专注于解决可能影响超薄晶圆多级堆叠的热稳定性问题。通过精心设计化学特性，他们开发了一种名为“”的新型胶粘剂材料，可用于 COW 和晶圆对晶圆工艺。这种新型胶粘剂由有机无机杂化结构组成，在实验研究中表现出明显的粘附性和耐热性。
最后，为了实现高内存带宽并提高 的电源完整性，科学家们采用了 3D 架构，并通过新的配电高速公路进行了增强。这包括在 xPU 和 DRAM 之间嵌入电容器，在华夫格晶圆上实施再分布层，以及在晶圆通道和 DRAM 划线中放置硅通孔。“这些创新将数据传输所需的能量降低到传统系统的五分之一到二十分之一，同时还将电源噪声抑制到 50 mV 以下，”Chujo 说，并强调了 3D 堆叠计算架构的优势。
总而言之， Tokyo 的研究人员开发的 3D 芯片集成技术有可能改变下一代计算架构。
图片：™ — 无凹凸块构建立方体。无焊球三维半导体集成技术可以解决传统 SiP 方法带来的挑战。图片来源：东京科学研究所。
